Fitter report for rb compilation. Tue Jul 08 15:20:44 2003 Version 3.0 Build 199 06/26/2003 SJ Web Edition Command: quartus_fit --import_settings_files=off --export_settings_files=off rb -c rb --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Flow Summary 3. Flow Settings 4. Flow Elapsed Time 5. Fitter Summary 6. Fitter Settings 7. Fitter Device Options 8. Fitter Equations 9. Floorplan View 10. Input Pins 11. Output Pins 12. All Package Pins 13. Control Signals 14. Global & Other Fast Signals 15. Carry Chains 16. Cascade Chains 17. Non-Global High Fan-Out Signals 18. Local Routing Interconnect 19. MegaLAB Interconnect 20. LAB External Interconnect 21. MegaLAB Usage Summary 22. Row Interconnect 23. LAB Column Interconnect 24. ESB Column Interconnect 25. Resource Usage Summary 26. Fitter Resource Utilization by Entity 27. Delay Chain Summary 28. I/O Bank Usage 29. Pin-Out File 30. Fitter Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2003 Altera Corporation Any megafunction design, and related netlist (encrypted or decrypted), support information, device programming or simulation file, and any other associated documentation or information provided by Altera or a partner under Altera's Megafunction Partnership Program may be used only to program PLD devices (but not masked PLD devices) from Altera. Any other use of such megafunction design, netlist, support information, device programming or simulation file, or any other related documentation or information is prohibited for any other purpose, including, but not limited to modification, reverse engineering, de-compiling, or use with any other silicon devices, unless such use is explicitly licensed under a separate agreement with Altera or a megafunction partner. Title to the intellectual property, including patents, copyrights, trademarks, trade secrets, or maskworks, embodied in any such megafunction design, netlist, support information, device programming or simulation file, or any other related documentation or information provided by Altera or a megafunction partner, remains with Altera, the megafunction partner, or their respective licensors. No other licenses, including any licenses needed under any third party's intellectual property, are provided herein. ----------------------------------------------------------------- ; Flow Summary ; ----------------------------------------------------------------- ; Flow Status ; Successful - Tue Jul 08 15:20:44 2003 ; ; Compiler Setting Name ; rb ; ; Top-level Entity Name ; rb ; ; Family ; APEX20KC ; ; Device ; EP20K200CB356C7 ; ; Total logic elements ; 3,941 / 8,320 ( 47 % ) ; ; Total pins ; 62 / 271 ( 22 % ) ; ; Total memory bits ; 0 / 106,496 ( 0 % ) ; ; Total PLLs ; 0 / 2 ( 0 % ) ; ----------------------------------------------------------------- ----------------------------------------------- ; Flow Settings ; ----------------------------------------------- ; Option ; Setting ; ----------------------------------------------- ; Start date & time ; 07/08/2003 15:06:25 ; ; Main task ; Compilation ; ; Compiler Setting Name ; rb ; ----------------------------------------------- --------------------------------------- ; Flow Elapsed Time ; --------------------------------------- ; Module Name ; Elapsed Time ; --------------------------------------- ; Analysis & Synthesis ; 00:02:29 ; ; Fitter ; 00:11:46 ; ; Total ; 00:14:15 ; --------------------------------------- ----------------------------------------------------------------- ; Fitter Summary ; ----------------------------------------------------------------- ; Fitter Status ; Successful - Tue Jul 08 15:20:44 2003 ; ; Compiler Setting Name ; rb ; ; Top-level Entity Name ; rb ; ; Family ; APEX20KC ; ; Device ; EP20K200CB356C7 ; ; Total logic elements ; 3,941 / 8,320 ( 47 % ) ; ; Total pins ; 62 / 271 ( 22 % ) ; ; Total memory bits ; 0 / 106,496 ( 0 % ) ; ; Total PLLs ; 0 / 2 ( 0 % ) ; ----------------------------------------------------------------- ----------------------------------------------------------------------------- ; Fitter Settings ; ----------------------------------------------------------------------------- ; Option ; Setting ; ----------------------------------------------------------------------------- ; Device ; EP20K200CB356C7 ; ; Fast Fit compilation ; Off ; ; SignalProbe signals routed during normal compilation ; Off ; ; Optimize IOC register placement for timing ; On ; ; Optimize timing ; Normal Compilation ; ----------------------------------------------------------------------------- --------------------------------------------------------------------------- ; Fitter Device Options ; --------------------------------------------------------------------------- ; Option ; Setting ; --------------------------------------------------------------------------- ; Auto-restart configuration after error ; Off ; ; Release clears before tri-states ; Off ; ; Enable user-supplied start-up clock (CLKUSR) ; Off ; ; Enable device-wide reset (DEV_CLRn) ; Off ; ; Enable device-wide output enable (DEV_OE) ; Off ; ; Enable INIT_DONE output ; Off ; ; Reserve all unused pins ; As output driving ground ; ; Base pin-out file on sameframe device ; Off ; --------------------------------------------------------------------------- --------------------- ; Fitter Equations ; --------------------- The equations can be found in C:\quartus\myproj\rb\rb.fit.eqn. ------------------- ; Floorplan View ; ------------------- Floorplan report data cannot be output to ASCII. Please use Quartus II to view the floorplan report data. --------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ; Input Pins ; --------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ; Name ; Pin # ; MegaLAB Row ; MegaLAB Col. ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; FastRow Interconnect ; I/O Standard ; --------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ; CLK ; M23 ; -- ; -- ; -- ; 2534 ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; INIT ; A15 ; -- ; -- ; -- ; 164 ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN22 ; R26 ; N ; -- ; -- ; 2 ; no ; no ; yes ; no ; no ; no ; no ; LVTTL ; ; IN20 ; E3 ; B ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN21 ; D1 ; B ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN19 ; K22 ; J ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN0 ; E4 ; A ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN1 ; C6 ; -- ; 2 ; 6 ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN2 ; D2 ; A ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN3 ; C19 ; -- ; 1 ; 9 ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN4 ; J4 ; G ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN5 ; K3 ; I ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN6 ; H3 ; F ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN7 ; J3 ; H ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN8 ; M2 ; L ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN9 ; D25 ; A ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN10 ; A21 ; -- ; 1 ; 8 ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN11 ; K1 ; J ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN12 ; E22 ; A ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN13 ; G1 ; F ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN14 ; K2 ; J ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN15 ; F5 ; A ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN16 ; A3 ; -- ; 2 ; 4 ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN17 ; C4 ; -- ; 2 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; IN18 ; L4 ; K ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; RESET ; B22 ; -- ; 1 ; 5 ; 0 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; HOLD ; AD17 ; -- ; 1 ; 12 ; 0 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; TMODE ; F26 ; G ; -- ; -- ; 0 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; --------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ; Output Pins ; ----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ; Name ; Pin # ; MegaLAB Row ; MegaLAB Col. ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Open Drain ; I/O Standard ; ----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ; OUT0 ; B8 ; -- ; 2 ; 11 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT1 ; A10 ; -- ; 2 ; 15 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT2 ; A2 ; -- ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT3 ; C10 ; -- ; 2 ; 13 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT4 ; B9 ; -- ; 2 ; 12 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT5 ; B3 ; -- ; 2 ; 4 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT6 ; A8 ; -- ; 2 ; 12 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT7 ; B10 ; -- ; 2 ; 14 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT8 ; D5 ; -- ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT9 ; A5 ; -- ; 2 ; 8 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT10 ; C8 ; -- ; 2 ; 9 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT11 ; C7 ; -- ; 2 ; 7 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT12 ; C11 ; -- ; 2 ; 14 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT13 ; A9 ; -- ; 2 ; 13 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT14 ; A4 ; -- ; 2 ; 6 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT15 ; A11 ; -- ; 2 ; 16 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT16 ; B6 ; -- ; 2 ; 8 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT17 ; B7 ; -- ; 2 ; 9 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT18 ; C9 ; -- ; 2 ; 11 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT19 ; B11 ; -- ; 2 ; 15 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT20 ; B5 ; -- ; 2 ; 7 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT21 ; C3 ; -- ; 2 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; OUT22 ; A7 ; -- ; 2 ; 10 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; FIFO_REN ; B4 ; -- ; 2 ; 5 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; DSENA ; G25 ; H ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; NR0 ; AC25 ; Z ; -- ; -- ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; NR1 ; AD23 ; -- ; 1 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; NR2 ; AD16 ; -- ; 1 ; 14 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; NR3 ; AE25 ; -- ; 1 ; 2 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; NR4 ; AD24 ; -- ; 1 ; 1 ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; NR5 ; AB22 ; Z ; -- ; -- ; no ; yes ; no ; no ; no ; no ; no ; no ; LVTTL ; ; NR6 ; AE18 ; -- ; 1 ; 12 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; NR7 ; AD21 ; -- ; 1 ; 5 ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ; GOODROAD ; E2 ; B ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ; ----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ------------------------------------- ; All Package Pins ; ------------------------------------- ; Pin # ; Usage ; I/O Standard ; ------------------------------------- ; A1 ; VCC_IO ; ; ; A2 ; OUT2 ; LVTTL ; ; A3 ; IN16 ; LVTTL ; ; A4 ; OUT14 ; LVTTL ; ; A5 ; OUT9 ; LVTTL ; ; A6 ; GND* ; ; ; A7 ; OUT22 ; LVTTL ; ; A8 ; OUT6 ; LVTTL ; ; A9 ; OUT13 ; LVTTL ; ; A10 ; OUT1 ; LVTTL ; ; A11 ; OUT15 ; LVTTL ; ; A12 ; ^nCEO ; ; ; A13 ; GND+ ; ; ; A14 ; VCC_INT ; ; ; A15 ; INIT ; LVTTL ; ; A16 ; GND* ; ; ; A17 ; GND* ; ; ; A18 ; GND* ; ; ; A19 ; GND* ; ; ; A20 ; GND* ; ; ; A21 ; IN10 ; LVTTL ; ; A22 ; GND* ; ; ; A23 ; GND* ; ; ; A24 ; GND* ; ; ; A25 ; GND* ; ; ; A26 ; VCC_IO ; ; ; B1 ; GND ; ; ; B2 ; GND* ; ; ; B3 ; OUT5 ; LVTTL ; ; B4 ; FIFO_REN ; LVTTL ; ; B5 ; OUT20 ; LVTTL ; ; B6 ; OUT16 ; LVTTL ; ; B7 ; OUT17 ; LVTTL ; ; B8 ; OUT0 ; LVTTL ; ; B9 ; OUT4 ; LVTTL ; ; B10 ; OUT7 ; LVTTL ; ; B11 ; OUT19 ; LVTTL ; ; B12 ; #TRST ; ; ; B13 ; GND ; ; ; B14 ; VCC_INT ; ; ; B15 ; #TDO ; ; ; B16 ; GND* ; ; ; B17 ; GND* ; ; ; B18 ; GND* ; ; ; B19 ; GND* ; ; ; B20 ; GND* ; ; ; B21 ; GND* ; ; ; B22 ; RESET ; LVTTL ; ; B23 ; GND* ; ; ; B24 ; GND* ; ; ; B25 ; GND* ; ; ; B26 ; GND ; ; ; C1 ; VCC_IO ; ; ; C2 ; GND ; ; ; C3 ; OUT21 ; LVTTL ; ; C4 ; IN17 ; LVTTL ; ; C5 ; GND* ; ; ; C6 ; IN1 ; LVTTL ; ; C7 ; OUT11 ; LVTTL ; ; C8 ; OUT10 ; LVTTL ; ; C9 ; OUT18 ; LVTTL ; ; C10 ; OUT3 ; LVTTL ; ; C11 ; OUT12 ; LVTTL ; ; C12 ; VCC_IO ; ; ; C13 ; GND ; ; ; C14 ; VCC_IO ; ; ; C15 ; GND* ; ; ; C16 ; GND* ; ; ; C17 ; GND* ; ; ; C18 ; GND* ; ; ; C19 ; IN3 ; LVTTL ; ; C20 ; GND* ; ; ; C21 ; GND* ; ; ; C22 ; GND* ; ; ; C23 ; GND* ; ; ; C24 ; GND* ; ; ; C25 ; GND ; ; ; C26 ; VCC_IO ; ; ; D1 ; IN21 ; LVTTL ; ; D2 ; IN2 ; LVTTL ; ; D3 ; GND ; ; ; D4 ; GND ; ; ; D5 ; OUT8 ; LVTTL ; ; D22 ; GND ; ; ; D23 ; GND ; ; ; D24 ; GND ; ; ; D25 ; IN9 ; LVTTL ; ; D26 ; GND* ; ; ; E1 ; VCC_INT ; ; ; E2 ; GOODROAD ; LVTTL ; ; E3 ; IN20 ; LVTTL ; ; E4 ; IN0 ; LVTTL ; ; E5 ; GND ; ; ; E22 ; IN12 ; LVTTL ; ; E23 ; VCC_INT ; ; ; E24 ; GND* ; ; ; E25 ; GND* ; ; ; E26 ; GND* ; ; ; F1 ; GND* ; ; ; F2 ; GND* ; ; ; F3 ; GND* ; ; ; F4 ; GND* ; ; ; F5 ; IN15 ; LVTTL ; ; F22 ; GND* ; ; ; F23 ; GND* ; ; ; F24 ; GND* ; ; ; F25 ; GND* ; ; ; F26 ; TMODE ; LVTTL ; ; G1 ; IN13 ; LVTTL ; ; G2 ; GND* ; ; ; G3 ; GND* ; ; ; G4 ; GND* ; ; ; G5 ; GND* ; ; ; G22 ; GND* ; ; ; G23 ; GND* ; ; ; G24 ; GND* ; ; ; G25 ; DSENA ; LVTTL ; ; G26 ; GND* ; ; ; H1 ; VCC_INT ; ; ; H2 ; GND* ; ; ; H3 ; IN6 ; LVTTL ; ; H4 ; GND* ; ; ; H5 ; GND* ; ; ; H22 ; GND* ; ; ; H23 ; GND* ; ; ; H24 ; GND* ; ; ; H25 ; GND* ; ; ; H26 ; GND* ; ; ; J1 ; GND* ; ; ; J2 ; GND* ; ; ; J3 ; IN7 ; LVTTL ; ; J4 ; IN4 ; LVTTL ; ; J5 ; GND* ; ; ; J22 ; GND* ; ; ; J23 ; VCC_INT ; ; ; J24 ; GND* ; ; ; J25 ; GND* ; ; ; J26 ; GND* ; ; ; K1 ; IN11 ; LVTTL ; ; K2 ; IN14 ; LVTTL ; ; K3 ; IN5 ; LVTTL ; ; K4 ; GND* ; ; ; K5 ; GND* ; ; ; K22 ; IN19 ; LVTTL ; ; K23 ; GND* ; ; ; K24 ; VCC_CKLK4 ; ; ; K25 ; GND* ; ; ; K26 ; GND* ; ; ; L1 ; VCC_INT ; ; ; L2 ; GND* ; ; ; L3 ; GND* ; ; ; L4 ; IN18 ; LVTTL ; ; L5 ; GND* ; ; ; L22 ; GND_CKLK4 ; ; ; L23 ; GND* ; ; ; L24 ; GND* ; ; ; L25 ; GND+ ; ; ; L26 ; GND* ; ; ; M1 ; GND* ; ; ; M2 ; IN8 ; LVTTL ; ; M3 ; GND* ; ; ; M4 ; GND* ; ; ; M5 ; VCC_IO ; ; ; M22 ; VCC_IO ; ; ; M23 ; CLK ; LVTTL ; ; M24 ; GND* ; ; ; M25 ; VCC_INT ; ; ; M26 ; ^DATA0 ; ; ; N1 ; GND* ; ; ; N2 ; GND* ; ; ; N3 ; GND ; ; ; N4 ; GND ; ; ; N5 ; GND ; ; ; N22 ; GND ; ; ; N23 ; GND ; ; ; N24 ; GND ; ; ; N25 ; ^DCLK ; ; ; N26 ; GND+ ; ; ; P1 ; ^MSEL0 ; ; ; P2 ; ^MSEL1 ; ; ; P3 ; GND+ ; ; ; P4 ; VCC_INT ; ; ; P5 ; VCC_IO ; ; ; P22 ; VCC_IO ; ; ; P23 ; VCC_CKLK2 ; ; ; P24 ; GND_CKLK2 ; ; ; P25 ; #TDI ; ; ; P26 ; ^nCE ; ; ; R1 ; ^NCONFIG ; ; ; R2 ; VCC_INT ; ; ; R3 ; GND* ; ; ; R4 ; GND+ ; ; ; R5 ; GND* ; ; ; R22 ; GND* ; ; ; R23 ; GND* ; ; ; R24 ; GND_CKOUT2 ; ; ; R25 ; VCC_CKOUT2 ; ; ; R26 ; IN22 ; LVTTL ; ; T1 ; GND* ; ; ; T2 ; GND* ; ; ; T3 ; GND* ; ; ; T4 ; GND* ; ; ; T5 ; GND* ; ; ; T22 ; VCC_INT ; ; ; T23 ; GND* ; ; ; T24 ; GND* ; ; ; T25 ; GND* ; ; ; T26 ; GND* ; ; ; U1 ; GND* ; ; ; U2 ; GND* ; ; ; U3 ; GND* ; ; ; U4 ; VCC_INT ; ; ; U5 ; GND* ; ; ; U22 ; GND* ; ; ; U23 ; GND* ; ; ; U24 ; GND* ; ; ; U25 ; GND* ; ; ; U26 ; GND* ; ; ; V1 ; GND* ; ; ; V2 ; GND* ; ; ; V3 ; GND* ; ; ; V4 ; GND* ; ; ; V5 ; GND* ; ; ; V22 ; GND* ; ; ; V23 ; GND* ; ; ; V24 ; GND* ; ; ; V25 ; GND* ; ; ; V26 ; GND* ; ; ; W1 ; GND* ; ; ; W2 ; GND* ; ; ; W3 ; GND* ; ; ; W4 ; GND* ; ; ; W5 ; GND* ; ; ; W22 ; GND* ; ; ; W23 ; GND* ; ; ; W24 ; GND* ; ; ; W25 ; GND* ; ; ; W26 ; GND* ; ; ; Y1 ; GND* ; ; ; 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24 ; Clock enable ; Non-global ; ; INIT ; A15 ; 164 ; Async. clear ; Pin ; ; i~14 ; LC8_1_N1 ; 2363 ; Async. clear ; Internal ; ; i~7 ; LC3_12_B2 ; 23 ; Clock enable ; Non-global ; ; i~0 ; LC4_16_H1 ; 1 ; Clock enable ; Non-global ; ------------------------------------------------------------------------------------ -------------------------------------- ; Global & Other Fast Signals ; -------------------------------------- ; Name ; Pin # ; Fan-Out ; Global ; -------------------------------------- ; CLK ; M23 ; 2534 ; yes ; ; INIT ; A15 ; 164 ; yes ; ; i~14 ; LC8_1_N1 ; 2363 ; yes ; -------------------------------------- ----------------------------------------------- ; Carry Chains ; ----------------------------------------------- ; Carry Chain Length ; Number of Carry Chains ; ----------------------------------------------- ; 0 ; 0 ; ; 1 ; 0 ; ; 2 ; 0 ; ; 3 ; 0 ; ; 4 ; 1 ; ; 5 ; 0 ; ; 6 ; 0 ; ; 7 ; 0 ; ; 8 ; 1 ; ----------------------------------------------- ------------------ ; Cascade Chains ; ------------------ ; Length ; Count ; ------------------ ; 2 ; 555 ; ------------------ ------------------------------------ ; Non-Global High Fan-Out Signals ; ------------------------------------ ; Name ; Fan-Out ; ------------------------------------ ; RegE1bit:rok|TEMP ; 82 ; ; RegE1bit:rok15|TEMP ; 73 ; ; RegE1bit:rok16|TEMP ; 73 ; ; RegE1bit:rok29|TEMP ; 73 ; ; RegE1bit:rok18|TEMP ; 73 ; ; RegE1bit:rok24|TEMP ; 73 ; ; RegE1bit:rok4|TEMP ; 73 ; ; RegE1bit:rok26|TEMP ; 73 ; ; RegE1bit:rok28|TEMP ; 73 ; ; RegE1bit:rok17|TEMP ; 73 ; ; RegE1bit:rok27|TEMP ; 73 ; ; RegE1bit:rok20|TEMP ; 73 ; ; RegE1bit:rok23|TEMP ; 73 ; ; RegE1bit:rok11|TEMP ; 73 ; ; RegE1bit:rok7|TEMP ; 73 ; ; RegE1bit:rok10|TEMP ; 73 ; ; RegE1bit:rok19|TEMP ; 73 ; ; RegE1bit:rok2|TEMP ; 73 ; ; RegE1bit:rok13|TEMP ; 73 ; ; RegE1bit:rok3|TEMP ; 73 ; ; RegE1bit:rok14|TEMP ; 73 ; ; RegE1bit:rok9|TEMP ; 73 ; ; RegE1bit:rok25|TEMP ; 73 ; ; RegE1bit:rok22|TEMP ; 73 ; ; RegE1bit:rok21|TEMP ; 73 ; ; RegE1bit:rok8|TEMP ; 73 ; ; RegE1bit:rok5|TEMP ; 73 ; ; RegE1bit:rok6|TEMP ; 73 ; ; RegE1bit:rok12|TEMP ; 73 ; ; RegE1bit:rok30|TEMP ; 73 ; ; RegE1bit:rok31|TEMP ; 72 ; ; SSReg:ssreg|SS0REG[7] ; 35 ; ; SSReg:ssreg|SS0REG[3] ; 35 ; ; SSReg:ssreg|SS0REG[4] ; 35 ; ; SSReg:ssreg|SS0REG[1] ; 35 ; ; SSReg:ssreg|SS0REG[9] ; 35 ; ; SSReg:ssreg|SS0REG[2] ; 35 ; ; SSReg:ssreg|SS0REG[8] ; 35 ; ; SSReg:ssreg|SS0REG[10] ; 35 ; ; SSReg:ssreg|SS0REG[0] ; 35 ; ; SSReg:ssreg|SS0REG[5] ; 35 ; ; SSReg:ssreg|SS0REG[6] ; 35 ; ; SSReg:ssreg|SS0REG[11] ; 35 ; ; SSReg:ssreg|SS4REG[0] ; 34 ; ; SSReg:ssreg|SS1REG[5] ; 34 ; ; SSReg:ssreg|SS1REG[9] ; 34 ; ; SSReg:ssreg|SS1REG[11] ; 34 ; ; SSReg:ssreg|SS1REG[0] ; 34 ; ; SSReg:ssreg|SS1REG[2] ; 34 ; ; SSReg:ssreg|SS1REG[10] ; 34 ; ------------------------------------ ---------------------------------------------------- ; Local Routing Interconnect ; ---------------------------------------------------- ; Local Routing Interconnects ; Number of MegaLABs ; ---------------------------------------------------- ; 0 - 11 ; 10 ; ; 12 - 23 ; 2 ; ; 24 - 35 ; 3 ; ; 36 - 47 ; 3 ; ; 48 - 59 ; 5 ; ; 60 - 71 ; 9 ; ; 72 - 83 ; 9 ; ; 84 - 95 ; 6 ; ; 96 - 107 ; 4 ; ; 108 - 119 ; 1 ; ---------------------------------------------------- ---------------------------------------------- ; MegaLAB Interconnect ; ---------------------------------------------- ; MegaLAB Interconnects ; Number of MegaLABs ; ---------------------------------------------- ; 0 - 13 ; 10 ; ; 14 - 27 ; 7 ; ; 28 - 41 ; 2 ; ; 42 - 55 ; 10 ; ; 56 - 69 ; 10 ; ; 70 - 83 ; 7 ; ; 84 - 97 ; 2 ; ; 98 - 111 ; 1 ; ; 112 - 125 ; 1 ; ; 126 - 139 ; 2 ; ---------------------------------------------- ------------------------------------------------ ; LAB External Interconnect ; ------------------------------------------------ ; LAB External Interconnects ; Number MegaLABs ; ------------------------------------------------ ; 0 - 20 ; 10 ; ; 21 - 41 ; 4 ; ; 42 - 62 ; 5 ; ; 63 - 83 ; 7 ; ; 84 - 104 ; 6 ; ; 105 - 125 ; 8 ; ; 126 - 146 ; 7 ; ; 147 - 167 ; 3 ; ; 168 - 188 ; 0 ; ; 189 - 209 ; 2 ; ------------------------------------------------ ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ; MegaLAB Usage Summary ; ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ; MegaLAB Name ; Total Cells ; MegaLAB Interconnect ; Column Fast Interconnect Driving In ; Column Fast Interconnect Driving Out ; Row Fast Interconnect Driving In ; Row Fast Interconnect Driving Out ; Fan-In ; Fan-Out ; Local Interconnect ; LAB External Interconnect ; Control Signals ; ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ; A1 ; 102 / 160 ( 63 % ) ; 59 ; 20 ; 29 ; 12 ; 5 ; 37 ; 267 ; 73 ; 100 ; 14 ; ; A2 ; 101 / 160 ( 63 % ) ; 54 ; 14 ; 8 ; 10 ; 6 ; 30 ; 65 ; 75 ; 82 ; 8 ; ; B1 ; 125 / 160 ( 78 % ) ; 57 ; 23 ; 22 ; 4 ; 0 ; 29 ; 95 ; 92 ; 102 ; 13 ; ; B2 ; 7 / 160 ( 4 % ) ; 5 ; 0 ; 6 ; 2 ; 1 ; 7 ; 128 ; 3 ; 8 ; 4 ; ; C1 ; 128 / 160 ( 80 % ) ; 110 ; 39 ; 27 ; 34 ; 1 ; 76 ; 157 ; 98 ; 149 ; 18 ; ; C2 ; 115 / 160 ( 71 % ) ; 79 ; 17 ; 16 ; 18 ; 18 ; 38 ; 155 ; 74 ; 130 ; 22 ; ; D1 ; 83 / 160 ( 51 % ) ; 52 ; 14 ; 16 ; 13 ; 0 ; 28 ; 88 ; 67 ; 95 ; 9 ; ; D2 ; 44 / 160 ( 27 % ) ; 21 ; 4 ; 9 ; 7 ; 5 ; 13 ; 14 ; 35 ; 34 ; 9 ; ; E1 ; 104 / 160 ( 65 % ) ; 94 ; 40 ; 13 ; 15 ; 1 ; 54 ; 78 ; 68 ; 146 ; 13 ; ; E2 ; 37 / 160 ( 23 % ) ; 22 ; 9 ; 5 ; 5 ; 7 ; 15 ; 81 ; 28 ; 39 ; 8 ; ; F1 ; 0 / 160 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; F2 ; 2 / 160 ( 1 % ) ; 3 ; 0 ; 2 ; 1 ; 0 ; 5 ; 5 ; 0 ; 3 ; 3 ; ; G1 ; 95 / 160 ( 59 % ) ; 66 ; 22 ; 26 ; 15 ; 0 ; 40 ; 94 ; 67 ; 92 ; 16 ; ; G2 ; 1 / 160 ( < 1 % ) ; 2 ; 0 ; 1 ; 1 ; 0 ; 5 ; 3 ; 0 ; 2 ; 3 ; ; H1 ; 30 / 160 ( 18 % ) ; 20 ; 14 ; 15 ; 4 ; 0 ; 21 ; 114 ; 17 ; 29 ; 9 ; ; H2 ; 1 / 160 ( < 1 % ) ; 2 ; 1 ; 0 ; 1 ; 1 ; 4 ; 8 ; 0 ; 2 ; 3 ; ; I1 ; 123 / 160 ( 76 % ) ; 68 ; 20 ; 34 ; 15 ; 0 ; 38 ; 214 ; 82 ; 110 ; 20 ; ; I2 ; 0 / 160 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 ; 0 ; 0 ; 0 ; ; J1 ; 152 / 160 ( 95 % ) ; 131 ; 68 ; 13 ; 24 ; 0 ; 92 ; 13 ; 115 ; 207 ; 18 ; ; J2 ; 82 / 160 ( 51 % ) ; 41 ; 3 ; 9 ; 22 ; 17 ; 23 ; 293 ; 58 ; 75 ; 15 ; ; K1 ; 79 / 160 ( 49 % ) ; 51 ; 30 ; 25 ; 3 ; 0 ; 35 ; 114 ; 60 ; 91 ; 8 ; ; K2 ; 0 / 160 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; ; L1 ; 24 / 160 ( 15 % ) ; 16 ; 9 ; 8 ; 3 ; 0 ; 14 ; 8 ; 16 ; 24 ; 6 ; ; L2 ; 0 / 160 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; M1 ; 109 / 160 ( 68 % ) ; 61 ; 26 ; 9 ; 5 ; 0 ; 34 ; 94 ; 77 ; 120 ; 9 ; ; M2 ; 0 / 160 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 ; 0 ; 0 ; 0 ; ; N1 ; 53 / 160 ( 33 % ) ; 35 ; 19 ; 14 ; 6 ; 0 ; 28 ; 2377 ; 42 ; 56 ; 6 ; ; N2 ; 92 / 160 ( 57 % ) ; 51 ; 21 ; 25 ; 7 ; 0 ; 31 ; 165 ; 71 ; 84 ; 17 ; ; O1 ; 111 / 160 ( 69 % ) ; 53 ; 18 ; 20 ; 4 ; 0 ; 25 ; 76 ; 83 ; 116 ; 9 ; ; O2 ; 115 / 160 ( 71 % ) ; 79 ; 38 ; 16 ; 6 ; 0 ; 46 ; 39 ; 87 ; 136 ; 11 ; ; P1 ; 108 / 160 ( 67 % ) ; 56 ; 11 ; 25 ; 15 ; 0 ; 28 ; 143 ; 78 ; 110 ; 12 ; ; P2 ; 70 / 160 ( 43 % ) ; 24 ; 9 ; 14 ; 5 ; 5 ; 16 ; 20 ; 60 ; 55 ; 7 ; ; Q1 ; 119 / 160 ( 74 % ) ; 76 ; 37 ; 27 ; 13 ; 0 ; 52 ; 27 ; 79 ; 130 ; 17 ; ; Q2 ; 66 / 160 ( 41 % ) ; 44 ; 19 ; 22 ; 11 ; 1 ; 33 ; 165 ; 51 ; 74 ; 12 ; ; R1 ; 125 / 160 ( 78 % ) ; 89 ; 31 ; 19 ; 22 ; 4 ; 56 ; 184 ; 97 ; 145 ; 12 ; ; R2 ; 71 / 160 ( 44 % ) ; 44 ; 12 ; 11 ; 11 ; 13 ; 26 ; 172 ; 55 ; 62 ; 13 ; ; S1 ; 136 / 160 ( 85 % ) ; 79 ; 25 ; 25 ; 9 ; 0 ; 37 ; 98 ; 96 ; 142 ; 11 ; ; S2 ; 84 / 160 ( 52 % ) ; 47 ; 7 ; 23 ; 13 ; 2 ; 23 ; 235 ; 63 ; 69 ; 15 ; ; T1 ; 130 / 160 ( 81 % ) ; 113 ; 47 ; 25 ; 22 ; 5 ; 71 ; 253 ; 93 ; 161 ; 14 ; ; T2 ; 76 / 160 ( 47 % ) ; 54 ; 15 ; 14 ; 11 ; 15 ; 28 ; 108 ; 58 ; 80 ; 14 ; ; U1 ; 99 / 160 ( 61 % ) ; 63 ; 27 ; 16 ; 11 ; 1 ; 39 ; 80 ; 69 ; 109 ; 11 ; ; U2 ; 69 / 160 ( 43 % ) ; 44 ; 28 ; 13 ; 4 ; 1 ; 33 ; 77 ; 55 ; 77 ; 7 ; ; V1 ; 115 / 160 ( 71 % ) ; 66 ; 24 ; 16 ; 15 ; 2 ; 41 ; 151 ; 95 ; 122 ; 12 ; ; V2 ; 48 / 160 ( 30 % ) ; 25 ; 8 ; 5 ; 8 ; 7 ; 18 ; 12 ; 32 ; 47 ; 10 ; ; W1 ; 123 / 160 ( 76 % ) ; 63 ; 17 ; 19 ; 7 ; 0 ; 26 ; 84 ; 89 ; 117 ; 9 ; ; W2 ; 0 / 160 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; X1 ; 131 / 160 ( 81 % ) ; 82 ; 22 ; 16 ; 15 ; 2 ; 37 ; 146 ; 88 ; 152 ; 14 ; ; X2 ; 54 / 160 ( 33 % ) ; 26 ; 9 ; 1 ; 9 ; 8 ; 19 ; 9 ; 36 ; 50 ; 11 ; ; Y1 ; 142 / 160 ( 88 % ) ; 131 ; 73 ; 14 ; 13 ; 0 ; 89 ; 21 ; 100 ; 197 ; 11 ; ; Y2 ; 59 / 160 ( 36 % ) ; 65 ; 52 ; 9 ; 3 ; 3 ; 59 ; 80 ; 44 ; 82 ; 8 ; ; Z1 ; 88 / 160 ( 55 % ) ; 78 ; 45 ; 16 ; 10 ; 0 ; 58 ; 125 ; 64 ; 105 ; 14 ; ; Z2 ; 113 / 160 ( 70 % ) ; 72 ; 27 ; 20 ; 6 ; 1 ; 32 ; 80 ; 75 ; 139 ; 8 ; ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- ---------------------------------------------------------------------------------- ; Row Interconnect ; ---------------------------------------------------------------------------------- ; Row ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ; ---------------------------------------------------------------------------------- ; A ; 100 ; 20 / 100 ( 20 % ) ; 0 / 200 ( 0 % ) ; ; B ; 100 ; 6 / 100 ( 6 % ) ; 0 / 200 ( 0 % ) ; ; C ; 100 ; 39 / 100 ( 39 % ) ; 0 / 200 ( 0 % ) ; ; D ; 100 ; 13 / 100 ( 13 % ) ; 0 / 200 ( 0 % ) ; ; E ; 100 ; 16 / 100 ( 16 % ) ; 0 / 200 ( 0 % ) ; ; F ; 100 ; 1 / 100 ( 1 % ) ; 0 / 200 ( 0 % ) ; ; G ; 100 ; 16 / 100 ( 16 % ) ; 0 / 200 ( 0 % ) ; ; H ; 100 ; 4 / 100 ( 4 % ) ; 0 / 200 ( 0 % ) ; ; I ; 100 ; 15 / 100 ( 15 % ) ; 0 / 200 ( 0 % ) ; ; J ; 100 ; 37 / 100 ( 37 % ) ; 0 / 200 ( 0 % ) ; ; K ; 100 ; 3 / 100 ( 3 % ) ; 0 / 200 ( 0 % ) ; ; L ; 100 ; 3 / 100 ( 3 % ) ; 0 / 200 ( 0 % ) ; ; M ; 100 ; 5 / 100 ( 5 % ) ; 0 / 200 ( 0 % ) ; ; N ; 100 ; 13 / 100 ( 13 % ) ; 0 / 200 ( 0 % ) ; ; O ; 100 ; 10 / 100 ( 10 % ) ; 0 / 200 ( 0 % ) ; ; P ; 100 ; 15 / 100 ( 15 % ) ; 0 / 200 ( 0 % ) ; ; Q ; 100 ; 18 / 100 ( 18 % ) ; 0 / 200 ( 0 % ) ; ; R ; 100 ; 28 / 100 ( 28 % ) ; 0 / 200 ( 0 % ) ; ; S ; 100 ; 16 / 100 ( 16 % ) ; 0 / 200 ( 0 % ) ; ; T ; 100 ; 28 / 100 ( 28 % ) ; 0 / 200 ( 0 % ) ; ; U ; 100 ; 12 / 100 ( 12 % ) ; 0 / 200 ( 0 % ) ; ; V ; 100 ; 17 / 100 ( 17 % ) ; 0 / 200 ( 0 % ) ; ; W ; 100 ; 7 / 100 ( 7 % ) ; 0 / 200 ( 0 % ) ; ; X ; 100 ; 17 / 100 ( 17 % ) ; 0 / 200 ( 0 % ) ; ; Y ; 100 ; 16 / 100 ( 16 % ) ; 0 / 200 ( 0 % ) ; ; Z ; 100 ; 10 / 100 ( 10 % ) ; 0 / 200 ( 0 % ) ; ; Total ; 2600 ; 385 / 2600 ( 14 % ) ; 0 / 5200 ( 0 % ) ; ---------------------------------------------------------------------------------- ---------------------------------------------------------------------------------------------- ; LAB Column Interconnect ; ---------------------------------------------------------------------------------------------- ; MegaLAB Col. ; Col. ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ; ---------------------------------------------------------------------------------------------- ; 1 ; 1 ; 80 ; 2 / 80 ( 2 % ) ; 5 / 160 ( 3 % ) ; ; 1 ; 2 ; 80 ; 7 / 80 ( 8 % ) ; 21 / 160 ( 13 % ) ; ; 1 ; 3 ; 80 ; 1 / 80 ( 1 % ) ; 22 / 160 ( 13 % ) ; ; 1 ; 4 ; 80 ; 4 / 80 ( 5 % ) ; 41 / 160 ( 25 % ) ; ; 1 ; 5 ; 80 ; 5 / 80 ( 6 % ) ; 23 / 160 ( 14 % ) ; ; 1 ; 6 ; 80 ; 2 / 80 ( 2 % ) ; 35 / 160 ( 21 % ) ; ; 1 ; 7 ; 80 ; 2 / 80 ( 2 % ) ; 34 / 160 ( 21 % ) ; ; 1 ; 8 ; 80 ; 5 / 80 ( 6 % ) ; 40 / 160 ( 25 % ) ; ; 1 ; 9 ; 80 ; 1 / 80 ( 1 % ) ; 50 / 160 ( 31 % ) ; ; 1 ; 10 ; 80 ; 3 / 80 ( 3 % ) ; 34 / 160 ( 21 % ) ; ; 1 ; 11 ; 80 ; 8 / 80 ( 10 % ) ; 19 / 160 ( 11 % ) ; ; 1 ; 12 ; 80 ; 8 / 80 ( 10 % ) ; 13 / 160 ( 8 % ) ; ; 1 ; 13 ; 80 ; 3 / 80 ( 3 % ) ; 32 / 160 ( 20 % ) ; ; 1 ; 14 ; 80 ; 6 / 80 ( 7 % ) ; 30 / 160 ( 18 % ) ; ; 1 ; 15 ; 80 ; 4 / 80 ( 5 % ) ; 13 / 160 ( 8 % ) ; ; 1 ; 16 ; 80 ; 6 / 80 ( 7 % ) ; 8 / 160 ( 5 % ) ; ; 1 ; 17 ; 80 ; 4 / 80 ( 5 % ) ; 9 / 160 ( 5 % ) ; ; 2 ; 1 ; 80 ; 0 / 80 ( 0 % ) ; 8 / 160 ( 5 % ) ; ; 2 ; 2 ; 80 ; 0 / 80 ( 0 % ) ; 10 / 160 ( 6 % ) ; ; 2 ; 3 ; 80 ; 0 / 80 ( 0 % ) ; 10 / 160 ( 6 % ) ; ; 2 ; 4 ; 80 ; 1 / 80 ( 1 % ) ; 12 / 160 ( 7 % ) ; ; 2 ; 5 ; 80 ; 1 / 80 ( 1 % ) ; 20 / 160 ( 12 % ) ; ; 2 ; 6 ; 80 ; 2 / 80 ( 2 % ) ; 23 / 160 ( 14 % ) ; ; 2 ; 7 ; 80 ; 3 / 80 ( 3 % ) ; 17 / 160 ( 10 % ) ; ; 2 ; 8 ; 80 ; 1 / 80 ( 1 % ) ; 13 / 160 ( 8 % ) ; ; 2 ; 9 ; 80 ; 1 / 80 ( 1 % ) ; 11 / 160 ( 6 % ) ; ; 2 ; 10 ; 80 ; 2 / 80 ( 2 % ) ; 19 / 160 ( 11 % ) ; ; 2 ; 11 ; 80 ; 3 / 80 ( 3 % ) ; 13 / 160 ( 8 % ) ; ; 2 ; 12 ; 80 ; 3 / 80 ( 3 % ) ; 10 / 160 ( 6 % ) ; ; 2 ; 13 ; 80 ; 2 / 80 ( 2 % ) ; 8 / 160 ( 5 % ) ; ; 2 ; 14 ; 80 ; 1 / 80 ( 1 % ) ; 8 / 160 ( 5 % ) ; ; 2 ; 15 ; 80 ; 3 / 80 ( 3 % ) ; 15 / 160 ( 9 % ) ; ; 2 ; 16 ; 80 ; 1 / 80 ( 1 % ) ; 12 / 160 ( 7 % ) ; ; 2 ; 17 ; 80 ; 3 / 80 ( 3 % ) ; 5 / 160 ( 3 % ) ; ; Total ; ; 2720 ; 98 / 2720 ( 3 % ) ; 643 / 5440 ( 11 % ) ; ---------------------------------------------------------------------------------------------- ------------------------------------------------------------------------------- ; ESB Column Interconnect ; ------------------------------------------------------------------------------- ; Col. ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ; ------------------------------------------------------------------------------- ; 0 ; 128 ; 0 / 128 ( 0 % ) ; 0 / 256 ( 0 % ) ; ; 1 ; 128 ; 0 / 128 ( 0 % ) ; 0 / 256 ( 0 % ) ; ; Total ; 256 ; 0 / 256 ( 0 % ) ; 0 / 512 ( 0 % ) ; ------------------------------------------------------------------------------- --------------------------------------------------------- ; Resource Usage Summary ; --------------------------------------------------------- ; Resource ; Usage ; --------------------------------------------------------- ; Logic cells ; 3,941 / 8,320 ( 47 % ) ; ; Registers ; 2,534 / 9,914 ( 25 % ) ; ; User inserted logic cells ; 0 ; ; I/O pins ; 62 / 271 ( 22 % ) ; ; -- Clock pins ; 0 ; ; -- Dedicated input pins ; 0 / 4 ( 0 % ) ; ; Global signals ; 3 ; ; ESBs ; 0 / 52 ( 0 % ) ; ; Macrocells ; 0 / 832 ( 0 % ) ; ; ESB pterm bits used ; 0 / 106,496 ( 0 % ) ; ; ESB CAM bits used ; 0 / 106,496 ( 0 % ) ; ; Total memory bits ; 0 / 106,496 ( 0 % ) ; ; Total RAM block bits ; 0 / 106,496 ( 0 % ) ; ; FastRow interconnects ; 0 / 120 ( 0 % ) ; ; PLLs ; 0 / 2 ( 0 % ) ; ; Maximum fan-out node ; CLK ; ; Maximum fan-out ; 2534 ; ; Total fan-out ; 16098 ; ; Average fan-out ; 4.02 ; --------------------------------------------------------- ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------ ; Fitter Resource Utilization by Entity ; ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------ ; Compilation Hierarchy Node ; Logic Cells ; Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------ ; |rb ; 3941 (1396) ; 2534 ; 0 ; 62 ; 0 ; 1407 (1396) ; 2413 (0) ; 121 (0) ; |rb ; ; |RegE12bit:ss0| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss0 ; ; |RegE12bit:ss1| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss1 ; ; |RegE12bit:ss2| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss2 ; ; |RegE12bit:ss3| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss3 ; ; |RegE12bit:ss4| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss4 ; ; |RegE12bit:ss5| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss5 ; ; |RegE16bit:hitreg| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE16bit:hitreg ; ; |RegE1bit:dok1| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:dok1 ; ; |RegE1bit:dok| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; |rb|RegE1bit:dok ; ; |RegE1bit:goodroad| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:goodroad ; ; |RegE1bit:read| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:read ; ; |RegE1bit:rinp1| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rinp1 ; ; |RegE1bit:rinp2| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; |rb|RegE1bit:rinp2 ; ; |RegE1bit:rok10| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok10 ; ; |RegE1bit:rok11| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok11 ; ; |RegE1bit:rok12| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok12 ; ; |RegE1bit:rok13| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok13 ; ; |RegE1bit:rok14| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok14 ; ; |RegE1bit:rok15| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok15 ; ; |RegE1bit:rok16| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok16 ; ; |RegE1bit:rok17| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok17 ; ; |RegE1bit:rok18| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok18 ; ; |RegE1bit:rok19| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok19 ; ; |RegE1bit:rok1| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok1 ; ; |RegE1bit:rok20| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok20 ; ; |RegE1bit:rok21| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok21 ; ; |RegE1bit:rok22| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok22 ; ; |RegE1bit:rok23| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok23 ; ; |RegE1bit:rok24| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok24 ; ; |RegE1bit:rok25| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok25 ; ; |RegE1bit:rok26| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok26 ; ; |RegE1bit:rok27| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok27 ; ; |RegE1bit:rok28| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok28 ; ; |RegE1bit:rok29| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok29 ; ; |RegE1bit:rok2| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok2 ; ; |RegE1bit:rok30| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok30 ; ; |RegE1bit:rok31| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok31 ; ; |RegE1bit:rok3| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok3 ; ; |RegE1bit:rok4| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok4 ; ; |RegE1bit:rok5| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok5 ; ; |RegE1bit:rok6| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok6 ; ; |RegE1bit:rok7| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok7 ; ; |RegE1bit:rok8| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok8 ; ; |RegE1bit:rok9| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok9 ; ; |RegE1bit:rokp1| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; |rb|RegE1bit:rokp1 ; ; |RegE1bit:rokp2| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; |rb|RegE1bit:rokp2 ; ; |RegE1bit:rok| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok ; ; |RegE23bit:inreg| ; 23 (23) ; 23 ; 0 ; 0 ; 0 ; 0 (0) ; 23 (23) ; 0 (0) ; |rb|RegE23bit:inreg ; ; |RegE23bit:oreg| ; 23 (23) ; 23 ; 0 ; 0 ; 0 ; 0 (0) ; 23 (23) ; 0 (0) ; |rb|RegE23bit:oreg ; ; |RegE23bit:outroad| ; 23 (23) ; 23 ; 0 ; 0 ; 0 ; 0 (0) ; 19 (19) ; 4 (4) ; |rb|RegE23bit:outroad ; ; |RegE23bit:rreg| ; 23 (23) ; 23 ; 0 ; 0 ; 0 ; 0 (0) ; 22 (22) ; 1 (1) ; |rb|RegE23bit:rreg ; ; |RegE3bit:barelreg| ; 3 (3) ; 3 ; 0 ; 0 ; 0 ; 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0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb9 ; ; |SSReg:ssreg| ; 83 (83) ; 72 ; 0 ; 0 ; 0 ; 11 (11) ; 0 (0) ; 72 (72) ; |rb|SSReg:ssreg ; ; |lpm_counter:NR_rtl_1| ; 8 (0) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (0) ; |rb|lpm_counter:NR_rtl_1 ; ; |alt_synch_counter:wysi_counter| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (8) ; |rb|lpm_counter:NR_rtl_1|alt_synch_counter:wysi_counter ; ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------ ------------------------------------------------------------------------------------------------------------------- ; Delay Chain Summary ; ------------------------------------------------------------------------------------------------------------------- ; Name ; Pin Type ; Pad to Core ; Pad to Input Register ; Core to Output Register ; Core to CE Register ; TCO ; ------------------------------------------------------------------------------------------------------------------- ; CLK ; Input ; OFF ; OFF ; OFF ; OFF ; OFF ; ; DSENA ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; FIFO_REN ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; GOODROAD ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; HOLD ; Input ; OFF ; OFF ; OFF ; OFF ; OFF ; ; IN0 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN1 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN10 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN11 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN12 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN13 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN14 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN15 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN16 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN17 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN18 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN19 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN2 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN20 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN21 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN22 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN3 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN4 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN5 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN6 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN7 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN8 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; IN9 ; Input ; ON ; OFF ; OFF ; OFF ; OFF ; ; INIT ; Input ; OFF ; OFF ; OFF ; OFF ; OFF ; ; NR0 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; NR1 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; NR2 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; NR3 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; NR4 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; NR5 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; NR6 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; NR7 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT0 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT1 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT10 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT11 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT12 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT13 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT14 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT15 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT16 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT17 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT18 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT19 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT2 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT20 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT21 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT22 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT3 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT4 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT5 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT6 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT7 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT8 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; OUT9 ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ; ; RESET ; Input ; OFF ; OFF ; OFF ; OFF ; OFF ; ; TMODE ; Input ; OFF ; OFF ; OFF ; OFF ; OFF ; ------------------------------------------------------------------------------------------------------------------- ------------------------------- ; I/O Bank Usage ; ------------------------------- ; I/O Bank ; Usage ; ------------------------------- ; 1 ; 4 / 32 ( 12 % ) ; ; 2 ; 27 / 30 ( 90 % ) ; ; 3 ; 15 / 39 ( 38 % ) ; ; 4 ; 0 / 37 ( 0 % ) ; ; 5 ; 0 / 32 ( 0 % ) ; ; 6 ; 7 / 30 ( 23 % ) ; ; 7 ; 3 / 36 ( 8 % ) ; ; 8 ; 6 / 35 ( 17 % ) ; ------------------------------- ----------------- ; Pin-Out File ; ----------------- The pin-out file can be found in C:\quartus\myproj\rb\rb.pin. -------------------- ; Fitter Messages ; -------------------- Info: ******************************************************************* Info: Running Quartus II Fitter Info: Version 3.0 Build 199 06/26/2003 SJ Web Edition Info: Processing started: Tue Jul 08 15:08:58 2003 Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off rb -c rb Info: Selected device EP20K200CB356C7 for design rb Warning: Feature SignalProbe is not available with your current license Info: No timing requirements specified -- optimizing all clocks equally to maximize operation frequency Info: Promoted cell CLK to global signal automatically Info: Promoted cell i~14 to global signal automatically Info: Promoted cell INIT to global signal automatically Info: Started fitting attempt 1 on Tue Jul 08 2003 at 15:09:32 Info: Fitter placement was successful Info: Design requires the following device routing resources: overall column FastTrack interconnect 15%; overall row FastTrack interconnect 8%; maximum column FastTrack interconnect 22%; maximum row FastTrack interconnect 30% Info: Estimated most critical path is register to register delay of 14.096 ns Info: 1: + IC(0.000 ns) + CELL(0.122 ns) = 0.122 ns; Loc. = LAB_15_D2; REG Node = 'RegE72bit:rb6|TEMP[24]' Info: 2: + IC(1.474 ns) + CELL(0.556 ns) = 2.152 ns; Loc. = LAB_16_C2; COMB Node = 'i~23269' Info: 3: + IC(0.000 ns) + CELL(0.363 ns) = 2.515 ns; Loc. = LAB_16_C2; COMB Node = 'i~32669' Info: 4: + IC(2.458 ns) + CELL(0.606 ns) = 5.579 ns; Loc. = LAB_8_D1; COMB Node = 'i~10138' Info: 5: + IC(1.496 ns) + CELL(0.606 ns) = 7.681 ns; Loc. = LAB_7_E1; COMB Node = 'i~24269' Info: 6: + IC(0.157 ns) + CELL(0.606 ns) = 8.444 ns; Loc. = LAB_7_E1; COMB Node = 'i~24279' Info: 7: + IC(2.066 ns) + CELL(0.606 ns) = 11.116 ns; Loc. = LAB_7_Y1; COMB Node = 'Match2' Info: 8: + IC(0.157 ns) + CELL(0.606 ns) = 11.879 ns; Loc. = LAB_7_Y1; COMB Node = 'add_2776~0' Info: 9: + IC(0.157 ns) + CELL(0.895 ns) = 12.931 ns; Loc. = LAB_7_Y1; COMB Node = 'add_2778_rtl_2~1COUT' Info: 10: + IC(0.000 ns) + CELL(0.069 ns) = 13.000 ns; Loc. = LAB_7_Y1; COMB Node = 'add_2778_rtl_2~2COUT' Info: 11: + IC(0.000 ns) + CELL(0.438 ns) = 13.438 ns; Loc. = LAB_7_Y1; COMB Node = 'add_2778_rtl_2~3' Info: 12: + IC(0.157 ns) + CELL(0.501 ns) = 14.096 ns; Loc. = LAB_7_Y1; REG Node = 'RegE1bit:goodroad|TEMP' Info: Total cell delay = 5.974 ns Info: Total interconnect delay = 8.122 ns Info: Quartus II Fitter was successful. 0 errors, 1 warning Info: Processing ended: Tue Jul 08 15:20:44 2003 Info: Elapsed time: 00:11:46 Info: Writing report file rb.fit.rpt