Analysis & Synthesis report for rb compilation. Tue Jul 08 15:08:53 2003 Version 3.0 Build 199 06/26/2003 SJ Web Edition Command: quartus_map --import_settings_files=on --export_settings_files=off rb -c rb --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Flow Summary 3. Flow Settings 4. Flow Elapsed Time 5. Analysis & Synthesis Summary 6. Analysis & Synthesis Settings 7. Hierarchy 8. Analysis & Synthesis Resource Utilization by Entity 9. Analysis & Synthesis Equations 10. Analysis & Synthesis Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2003 Altera Corporation Any megafunction design, and related netlist (encrypted or decrypted), support information, device programming or simulation file, and any other associated documentation or information provided by Altera or a partner under Altera's Megafunction Partnership Program may be used only to program PLD devices (but not masked PLD devices) from Altera. Any other use of such megafunction design, netlist, support information, device programming or simulation file, or any other related documentation or information is prohibited for any other purpose, including, but not limited to modification, reverse engineering, de-compiling, or use with any other silicon devices, unless such use is explicitly licensed under a separate agreement with Altera or a megafunction partner. Title to the intellectual property, including patents, copyrights, trademarks, trade secrets, or maskworks, embodied in any such megafunction design, netlist, support information, device programming or simulation file, or any other related documentation or information provided by Altera or a megafunction partner, remains with Altera, the megafunction partner, or their respective licensors. No other licenses, including any licenses needed under any third party's intellectual property, are provided herein. ----------------------------------------------------------------- ; Flow Summary ; ----------------------------------------------------------------- ; Flow Status ; Successful - Tue Jul 08 15:08:53 2003 ; ; Compiler Setting Name ; rb ; ; Top-level Entity Name ; rb ; ; Family ; APEX20KC ; ; Device ; EP20K200CB356C7 ; ; Total logic elements ; 3,941 ; ; Total pins ; 62 ; ; Total memory bits ; 0 ; ; Total PLLs ; 0 ; ----------------------------------------------------------------- ----------------------------------------------- ; Flow Settings ; ----------------------------------------------- ; Option ; Setting ; ----------------------------------------------- ; Start date & time ; 07/08/2003 15:06:25 ; ; Main task ; Compilation ; ; Compiler Setting Name ; rb ; ----------------------------------------------- --------------------------------------- ; Flow Elapsed Time ; --------------------------------------- ; Module Name ; Elapsed Time ; --------------------------------------- ; Analysis & Synthesis ; 00:02:29 ; ; Total ; 00:02:29 ; --------------------------------------- ----------------------------------------------------------------------- ; Analysis & Synthesis Summary ; ----------------------------------------------------------------------- ; Analysis & Synthesis Status ; Successful - Tue Jul 08 15:08:53 2003 ; ; Compiler Setting Name ; rb ; ; Top-level Entity Name ; rb ; ; Family ; APEX20KC ; ; Total logic elements ; 3,941 ; ; Total pins ; 62 ; ; Total memory bits ; 0 ; ; Total PLLs ; 0 ; ----------------------------------------------------------------------- ------------------------------------------------------------ ; Analysis & Synthesis Settings ; ------------------------------------------------------------ ; Option ; Setting ; ------------------------------------------------------------ ; Use Generated Physical Constraints File ; On ; ; Physical Synthesis Level for Resynthesis ; Normal ; ; Resynthesis Optimization Effort ; Normal ; ; Type of Retiming Performed During Resynthesis ; Full ; ; Perform gate-level register retiming ; Off ; ; Perform WYSIWYG primitive resynthesis ; Off ; ; Focus entity name ; |rb ; ; Family name ; APEX20KC ; ; Preserve fewer node names ; On ; ; Disk space/compilation speed tradeoff ; Smart ; ------------------------------------------------------------ -------------- ; Hierarchy ; -------------- Hierarchy rb lpm_counter:NR_rtl_1 alt_synch_counter:wysi_counter RegE3bit:barelreg RegE1bit:dok RegE1bit:dok1 RegE1bit:goodroad RegE16bit:hitreg RegE23bit:inreg RegE3bit:layreg RegE23bit:oreg RegE23bit:outroad RegE72bit:rb1 RegE72bit:rb2 RegE72bit:rb3 RegE72bit:rb4 RegE72bit:rb5 RegE72bit:rb6 RegE72bit:rb7 RegE72bit:rb8 RegE72bit:rb9 RegE72bit:rb10 RegE72bit:rb11 RegE72bit:rb12 RegE72bit:rb13 RegE72bit:rb14 RegE72bit:rb15 RegE72bit:rb16 RegE72bit:rb17 RegE72bit:rb18 RegE72bit:rb19 RegE72bit:rb20 RegE72bit:rb21 RegE72bit:rb22 RegE72bit:rb23 RegE72bit:rb24 RegE72bit:rb25 RegE72bit:rb26 RegE72bit:rb27 RegE72bit:rb28 RegE72bit:rb29 RegE72bit:rb30 RegE72bit:rb31 RegE1bit:read RegE1bit:rinp1 RegE1bit:rinp2 RegE1bit:rok RegE1bit:rok1 RegE1bit:rok2 RegE1bit:rok3 RegE1bit:rok4 RegE1bit:rok5 RegE1bit:rok6 RegE1bit:rok7 RegE1bit:rok8 RegE1bit:rok9 RegE1bit:rok10 RegE1bit:rok11 RegE1bit:rok12 RegE1bit:rok13 RegE1bit:rok14 RegE1bit:rok15 RegE1bit:rok16 RegE1bit:rok17 RegE1bit:rok18 RegE1bit:rok19 RegE1bit:rok20 RegE1bit:rok21 RegE1bit:rok22 RegE1bit:rok23 RegE1bit:rok24 RegE1bit:rok25 RegE1bit:rok26 RegE1bit:rok27 RegE1bit:rok28 RegE1bit:rok29 RegE1bit:rok30 RegE1bit:rok31 RegE1bit:rokp1 RegE1bit:rokp2 RegE23bit:rreg RegE12bit:ss0 RegE12bit:ss1 RegE12bit:ss2 RegE12bit:ss3 RegE12bit:ss4 RegE12bit:ss5 SSReg:ssreg ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------ ; Analysis & Synthesis Resource Utilization by Entity ; ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------ ; Compilation Hierarchy Node ; Logic Cells ; Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------ ; |rb ; 3941 (1396) ; 2534 ; 0 ; 62 ; 0 ; 1407 (1396) ; 2413 (0) ; 121 (0) ; |rb ; ; |RegE12bit:ss0| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss0 ; ; |RegE12bit:ss1| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss1 ; ; |RegE12bit:ss2| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss2 ; ; |RegE12bit:ss3| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss3 ; ; |RegE12bit:ss4| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss4 ; ; |RegE12bit:ss5| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE12bit:ss5 ; ; |RegE16bit:hitreg| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 12 (12) ; 0 (0) ; |rb|RegE16bit:hitreg ; ; |RegE1bit:dok1| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:dok1 ; ; |RegE1bit:dok| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; |rb|RegE1bit:dok ; ; |RegE1bit:goodroad| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:goodroad ; ; |RegE1bit:read| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:read ; ; |RegE1bit:rinp1| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rinp1 ; ; |RegE1bit:rinp2| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; |rb|RegE1bit:rinp2 ; ; |RegE1bit:rok10| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok10 ; ; |RegE1bit:rok11| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok11 ; ; |RegE1bit:rok12| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok12 ; ; |RegE1bit:rok13| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok13 ; ; |RegE1bit:rok14| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok14 ; ; |RegE1bit:rok15| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok15 ; ; |RegE1bit:rok16| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok16 ; ; |RegE1bit:rok17| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok17 ; ; |RegE1bit:rok18| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok18 ; ; |RegE1bit:rok19| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok19 ; ; |RegE1bit:rok1| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok1 ; ; |RegE1bit:rok20| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok20 ; ; |RegE1bit:rok21| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok21 ; ; |RegE1bit:rok22| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok22 ; ; |RegE1bit:rok23| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok23 ; ; |RegE1bit:rok24| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok24 ; ; |RegE1bit:rok25| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok25 ; ; |RegE1bit:rok26| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok26 ; ; |RegE1bit:rok27| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok27 ; ; |RegE1bit:rok28| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok28 ; ; |RegE1bit:rok29| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok29 ; ; |RegE1bit:rok2| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok2 ; ; |RegE1bit:rok30| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok30 ; ; |RegE1bit:rok31| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok31 ; ; |RegE1bit:rok3| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok3 ; ; |RegE1bit:rok4| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok4 ; ; |RegE1bit:rok5| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok5 ; ; |RegE1bit:rok6| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok6 ; ; |RegE1bit:rok7| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok7 ; ; |RegE1bit:rok8| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok8 ; ; |RegE1bit:rok9| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok9 ; ; |RegE1bit:rokp1| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; |rb|RegE1bit:rokp1 ; ; |RegE1bit:rokp2| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; |rb|RegE1bit:rokp2 ; ; |RegE1bit:rok| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |rb|RegE1bit:rok ; ; |RegE23bit:inreg| ; 23 (23) ; 23 ; 0 ; 0 ; 0 ; 0 (0) ; 23 (23) ; 0 (0) ; |rb|RegE23bit:inreg ; ; |RegE23bit:oreg| ; 23 (23) ; 23 ; 0 ; 0 ; 0 ; 0 (0) ; 23 (23) ; 0 (0) ; |rb|RegE23bit:oreg ; ; |RegE23bit:outroad| ; 23 (23) ; 23 ; 0 ; 0 ; 0 ; 0 (0) ; 19 (19) ; 4 (4) ; |rb|RegE23bit:outroad ; ; |RegE23bit:rreg| ; 23 (23) ; 23 ; 0 ; 0 ; 0 ; 0 (0) ; 22 (22) ; 1 (1) ; |rb|RegE23bit:rreg ; ; |RegE3bit:barelreg| ; 3 (3) ; 3 ; 0 ; 0 ; 0 ; 0 (0) ; 3 (3) ; 0 (0) ; |rb|RegE3bit:barelreg ; ; |RegE3bit:layreg| ; 3 (3) ; 3 ; 0 ; 0 ; 0 ; 0 (0) ; 3 (3) ; 0 (0) ; |rb|RegE3bit:layreg ; ; |RegE72bit:rb10| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb10 ; ; |RegE72bit:rb11| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb11 ; ; |RegE72bit:rb12| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb12 ; ; |RegE72bit:rb13| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb13 ; ; |RegE72bit:rb14| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb14 ; ; |RegE72bit:rb15| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb15 ; ; |RegE72bit:rb16| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb16 ; ; |RegE72bit:rb17| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb17 ; ; |RegE72bit:rb18| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb18 ; ; |RegE72bit:rb19| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb19 ; ; |RegE72bit:rb1| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb1 ; ; |RegE72bit:rb20| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb20 ; ; |RegE72bit:rb21| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb21 ; ; |RegE72bit:rb22| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb22 ; ; |RegE72bit:rb23| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb23 ; ; |RegE72bit:rb24| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb24 ; ; |RegE72bit:rb25| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb25 ; ; |RegE72bit:rb26| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb26 ; ; |RegE72bit:rb27| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb27 ; ; |RegE72bit:rb28| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb28 ; ; |RegE72bit:rb29| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb29 ; ; |RegE72bit:rb2| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb2 ; ; |RegE72bit:rb30| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb30 ; ; |RegE72bit:rb31| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb31 ; ; |RegE72bit:rb3| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb3 ; ; |RegE72bit:rb4| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb4 ; ; |RegE72bit:rb5| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb5 ; ; |RegE72bit:rb6| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb6 ; ; |RegE72bit:rb7| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb7 ; ; |RegE72bit:rb8| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb8 ; ; |RegE72bit:rb9| ; 72 (72) ; 72 ; 0 ; 0 ; 0 ; 0 (0) ; 72 (72) ; 0 (0) ; |rb|RegE72bit:rb9 ; ; |SSReg:ssreg| ; 83 (83) ; 72 ; 0 ; 0 ; 0 ; 11 (11) ; 0 (0) ; 72 (72) ; |rb|SSReg:ssreg ; ; |lpm_counter:NR_rtl_1| ; 8 (0) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (0) ; |rb|lpm_counter:NR_rtl_1 ; ; |alt_synch_counter:wysi_counter| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (8) ; |rb|lpm_counter:NR_rtl_1|alt_synch_counter:wysi_counter ; ------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------ ----------------------------------- ; Analysis & Synthesis Equations ; ----------------------------------- The equations can be found in C:\quartus\myproj\rb\rb.map.eqn. ---------------------------------- ; Analysis & Synthesis Messages ; ---------------------------------- Info: ******************************************************************* Info: Running Quartus II Analysis & Synthesis Info: Version 3.0 Build 199 06/26/2003 SJ Web Edition Info: Processing started: Tue Jul 08 15:06:24 2003 Info: Command: quartus_map --import_settings_files=on --export_settings_files=off rb -c rb Warning: Verilog HDL warning at rb.v(176): created implicitly-declared net READ Warning: Verilog HDL warning at rb.v(208): created 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Implemented 4003 device resources after synthesis - the final resource count might be different Info: Implemented 28 input pins Info: Implemented 34 output pins Info: Implemented 3941 logic cells Info: Quartus II Analysis & Synthesis was successful. 0 errors, 44 warnings Info: Processing ended: Tue Jul 08 15:08:53 2003 Info: Elapsed time: 00:02:29 Info: Writing report file rb.map.rpt